速來圍觀：這才是 2025 年 MCU 應(yīng)該有的樣子（nRF54LV10A ）

今天說過千就寫一個(gè)低功耗設(shè)計(jì)的文章，我今年倒是沒有咋看低功耗設(shè)計(jì)的書，去年看了這本：

電壓這么低的 MCU，內(nèi)部設(shè)計(jì)的機(jī)密是什么樣的？我關(guān)心的問題是：

1. 為什么它能直接吃 1.2–1.7 V 電池還跑到 128 MHz+2.4 GHz？
2. 為什么在這個(gè)電壓下還能做到 μA 甚至 nA 級(jí)待機(jī)電流？

可以把這顆 nRF54LV10A 當(dāng)成一個(gè)“從工藝、電源架構(gòu)、外設(shè)分區(qū)、存儲(chǔ)架構(gòu)四層一起為 1.2–1.7 V 電池優(yōu)化”的 SoC。

目標(biāo)和約束：1.2–1.7 V 供電 + 超低功耗

官方給出的關(guān)鍵指標(biāo)：供電和 GPIO 電壓都是 1.2–1.7 V，并且芯片內(nèi)部集成了支持低電壓的 DC/DC 調(diào)節(jié)器，還有 Hibernation <50 nA 等模式。

對(duì)芯片設(shè)計(jì)者來說，這些約束馬上帶來幾條硬條件：

所有 數(shù)字邏輯門 必須在 ~1.2 V 下還保證速度和噪聲裕度（128 MHz 核心、128 MHz RISC-V）；所有 模擬模塊（射頻 PA/LNA、ADC、基準(zhǔn)源）必須在 1.2–1.7 V 頭間距下工作，不能再像 3.3 V 世界那樣隨便堆放大器。

非易失存儲(chǔ)（原來很多 SoC 用 1.8–3.3 V Flash + 高壓泵）要換成在低電壓下也能寫的技術(shù) → 它選了 RRAM；工程上要做到“活動(dòng)時(shí)幾十 mA，睡著時(shí) nA–μA”，所以整片被分成多電源域，多級(jí)關(guān)斷；后面看到的每一個(gè)結(jié)構(gòu)，都是在圍繞這些約束做的設(shè)計(jì)。

電源架構(gòu)：從單節(jié)低壓電池到內(nèi)部多軌

外圍：電池 → VDDL → 片內(nèi) DC/DC & LDO

原理圖推薦的是：電池直接接到 VDDL，通過幾個(gè)去耦電容和電感，驅(qū)動(dòng)片內(nèi)的 DC/DC 和各個(gè)內(nèi)部去耦節(jié)點(diǎn) DECA/DECB/DECD/DECRF 等。

功能概覽里明確寫了：供電電壓：1.2–1.7 V（同時(shí)也是 GPIO 電壓）；片內(nèi)帶有 DC/DC regulator with low voltage support；有 DCC、CFLYH、CFLYL 引腳，用于連接飛跨電容和電感，組成高效 DC/DC 轉(zhuǎn)換。

核心域電壓再降低：雖然對(duì)外供電是 1.2–1.7 V，但核心數(shù)字邏輯（M33/VPR）一般工作在更低電壓（比如 ~0.8–1.0 V）以降低動(dòng)態(tài)功耗 ；片內(nèi) DC/DC 把 VDDL 降到 Core 電壓；再通過多個(gè) LDO/開關(guān)分發(fā)到 MCU/RADIO/PERI 等電源域。

射頻/PA 可能需要單獨(dú)軌：PA 想輸出 +4 dBm，通常需要一定的電壓擺幅和電流，可能會(huì)用專門的 RF 軌（DECRF、VSS_PA 等引腳就對(duì)應(yīng)這些域）。

所以：從系統(tǒng)角度看，你給它一節(jié)低壓電池，它內(nèi)部自己把這個(gè)電壓拆成“核心電壓 + 射頻電壓 + 模擬電壓 + LP 電壓”，并盡量用 DC/DC 提高效率。

靜態(tài)功耗控制：多電源域 + 分級(jí)掉電

功能總覽表里可以看到，它有：MCU、RADIO、PERI、LP 四個(gè) Power Domain，每個(gè)域有自己的 APB 總線和時(shí)鐘頻率。

MCU PD（128 MHz）：M33 + VPR + 高速外設(shè)。

RADIO PD（32 MHz）：2.4 GHz 射頻。

PERI PD（16 MHz）：絕大部分普通外設(shè)。

LP PD（16 MHz，異步）：GRTC、LPCOMP、部分 GPIO 等低功耗外設(shè)，可以在 System OFF 里繼續(xù)工作。

功耗表里對(duì)應(yīng)的是不同模式下的電流：活動(dòng)幾十 mA、System ON 但 Idle 幾 μA、System OFF 1–2 μA、Hibernation 30 nA。

這背后的電路層設(shè)計(jì)大致是：給每個(gè) Power Domain 加上 獨(dú)立的電源開關(guān)（power gate） 和 時(shí)鐘門控。

對(duì) RAM/寄存器做 按塊保留/掉電：保留塊 → 用低壓保持電路維持內(nèi)容（retention）；非保留塊 → 完全關(guān)斷；Hibernation 時(shí)，只保留極少的 always-on 邏輯（起振、喚醒、復(fù)位），其他全掉 → 靜態(tài)只有幾條漏電流路徑。

數(shù)字部分：如何在 1.2 V 下跑 128 MHz

低電壓 CMOS 工藝 + 門級(jí)優(yōu)化

雖然 datasheet 不寫工藝節(jié)點(diǎn)，但能肯定的是：這是為低電壓、高速度優(yōu)化的 SoC 工藝（超低功耗 CMOS）。

用更低閾值的器件 + 短溝道：使得在 0.8–1.0 V 內(nèi)核電壓下，門延時(shí)仍然足夠支撐 128 MHz。

時(shí)鐘樹和關(guān)鍵路徑做靜態(tài)時(shí)序優(yōu)化：M33/VPR 內(nèi)核、存儲(chǔ)器接口、AHB 總線做大量 pipeline、buffer，以減少單級(jí)邏輯深度。

盡量減少翻轉(zhuǎn)電容 C：小晶體管 + 短互連，降低  的 C 部分。

內(nèi)核電壓可以動(dòng)態(tài)調(diào)整（推測(cè)）：在不需要滿速時(shí)，降低內(nèi)部 DCDC 輸出，降 Vcore，進(jìn)一步降功耗。

從 datasheet 的側(cè)面可以印證：它在 1.2–1.7 V 供電 下仍然給出 503 CoreMark、3.93 CoreMark/MHz，說明在這個(gè)電壓窗口內(nèi)，數(shù)字性能是充分的。

3.2 RRAM + Cache：把“程序存儲(chǔ)”也優(yōu)化成低壓友好

傳統(tǒng) SoC 用 Flash 時(shí)：Flash 讀寫多半需要內(nèi)部分壓/升壓，常見寫入電壓 5–10 V，需要電荷泵 → 低壓供電下效率低、噪聲大、寫入功耗高。

這顆芯片換成了 1012 KB RRAM（電阻式存儲(chǔ)），并明確說 CoreMark 是“從非易失存儲(chǔ)執(zhí)行 + cache”測(cè)的。

從器件物理上看，RRAM 典型特性是：

編程電壓可以做得比較低（和 Flash 間接相比）；寫入/擦除不需要大范圍高壓抽取，能在 1.x V 級(jí)電壓下通過巧妙的陣列驅(qū)動(dòng)電路完成；常態(tài)讀耗電很低，配合 cache 大幅減少訪問次數(shù) → 節(jié)省功耗。

在低供電電壓下完成代碼執(zhí)行 + 寫配置，而不用在片內(nèi)搞一坨高壓泵，既省電又省面積。

功耗模式：用電源域 + 事件系統(tǒng)“熄一切燈”

目標(biāo)電池多是：紐扣、銀氧、薄膜電池，這種應(yīng)用要 長(zhǎng)期待機(jī) + 偶爾廣播/采樣，所以功耗規(guī)劃非常激進(jìn)。

多模式功耗

datasheet 總覽的幾項(xiàng)：

System ON + GRTC + 全 RAM：約 4.1 μA

System OFF + GRTC 喚醒：約 1.7 μA

System OFF：約 1.0 μA

Hibernation：30 nA

背后的設(shè)計(jì)邏輯是：LP 域（GRTC + WDT + LPCOMP）永遠(yuǎn)單獨(dú)供電，可以把其它域完全關(guān)掉；喚醒事件（RTC 定時(shí)、GPIO 邊沿、模擬比較器）通過 PPIB/DPPI 直接拉起對(duì)應(yīng)電源域。

RAM 按塊配置保留：你只保留必要的幾個(gè) kB 做 context，其余全放電 → 漏電幾乎歸零；Hibernation 模式更進(jìn)一步：整個(gè)系統(tǒng)只留下最小的上電檢測(cè)/復(fù)位邏輯，相當(dāng)于“工廠出貨 + 庫存模式”。

事件系統(tǒng)減少“喚醒次數(shù)”

事件系統(tǒng)（DPPI + PPIB + EGU）允許 外設(shè)之間直接連事件/任務(wù)，比如：

TIMER10 compare event（RADIO 域） → 通過 PPIB → 觸發(fā) PERI 域的 SAADC START；SAADC DONE event → 通過 DPPI 觸發(fā) DMA，把數(shù)據(jù)塞進(jìn) RAM；這一切不需要 CPU 每次介入 → CPU 可以更長(zhǎng)時(shí)間睡覺，只在需要處理一批數(shù)據(jù)或者無線發(fā)包時(shí)醒來。

這在低壓電池場(chǎng)景里特別重要：喚醒是很貴的，需要起振、開 LDO/DC/DC、填充緩存；事件系統(tǒng)減少了無意義的 wakeup/睡眠切換。

它是怎么“為低壓電池而生”的？

用一句工程話概括：

它不是“把一個(gè)普通 3.3 V MCU 硬降到 1.2 V”，而是從電源、工藝、存儲(chǔ)、射頻、系統(tǒng)架構(gòu)全面重做，讓整片硅的“自然工作電壓”就落在 1.x V。

具體做到的點(diǎn)可以總結(jié)成幾條設(shè)計(jì)原則：

電源層：只要求外部給 1.2–1.7 V；內(nèi)部用 DC/DC + LDO 拉出最合適的核心/射頻電壓，減少外部電源 IC；多電源域 + 全面 power-gate，配合 Hibernation，靜態(tài)電流降到幾十 nA。

數(shù)字層：選低電壓工藝 + 128 MHz 級(jí)時(shí)序優(yōu)化，在低 Vdd 下仍然有足夠性能；用 RRAM + cache 替代高壓 Flash，避免低壓下還要高壓編程帶來的額外損耗和復(fù)雜度。

模擬/射頻層：所有 ADC、比較器、基準(zhǔn)、PA/LNA 在 1.x V rail 下重構(gòu)，利用諧振、oversampling、諧振負(fù)載等技巧獲得類似 3.3 V 系統(tǒng)的性能。

系統(tǒng)架構(gòu)層：多 Power Domain + 事件系統(tǒng)，讓絕大部分時(shí)間都是“LP 域+少量 RAM 活著”，其它域關(guān)斷，從系統(tǒng)級(jí)把每 μA 都摳出來。