邏輯值

邏輯0：表示低電平，一般對應電路GND
邏輯1：表示高電平，一般對應電路VCC
邏輯X：表示未知，可能是高電平，也可能是低電平
邏輯Z：表示高阻態(tài)，外部沒有激勵信號，是個懸空狀態(tài)

數(shù)字進制格式

Verilog 數(shù)字進制格式包括二進制(b)、八進制(o)、十進制(d)和十六進制(h)
一般常用的為二進制、十進制、以及十六進制
二進制表示為： 4'b0101 表示 4 位二進制數(shù)字 0101
十進制表示為： 4'd2 表示4位十進制數(shù)字2（二進制0010）
十六進制表示為： 4'ha 表示4位十六進制數(shù)字a（二進制1010）

16'b1001_1010_1010_1001 = 16'h9AA9

標識符

標識符 ：用于定義 模塊名、端口名、信號名 等。
1、標識符可是任意一組 字母、數(shù)字、$符號和_(下劃線)符號 的組合；
2、標識符的第一個字符必須是字母或者下劃線；
3、標識符區(qū)分大小寫，不建議大小寫混合使用；

數(shù)據(jù)類型

在 verilog 中，主要有三大類數(shù)據(jù)類型

寄存器類型

reg [31:0] delay_cnt;   //延時計數(shù)    32位位寬
reg        key_reg;      //沒有指定位寬，默認位寬為1

reg類型數(shù)據(jù)，只能在always語句和 initial語句中被賦值。

線網(wǎng)類型

參數(shù)類型

運算符

算術運算符

關系運算符

邏輯運算符

條件操作符

（類似三目運算符）

位運算符

移位運算符

左移時，位寬增加；右移時，位寬不變。

拼接運算符

例如：c = {a,b[3:0]};

運算符優(yōu)先級

結構語句

initial 語句在模塊中只執(zhí)行一次。
常用于測試文件編寫，用于產(chǎn)生仿真測試信號（激勵信號），或者用于對存儲器變量賦初值。
always 語句在持續(xù)活動。
只有與時序結合才能正常運行。
沿觸發(fā)的always

賦值語句

條件語句

if 語句

case 語句