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Allegro PCB SI 的設(shè)計流程包括如下六個步驟：
Pre-Placement 如圖 9 所示先將芯片、接插件等按照設(shè)計要求預(yù)放置在板上。
圖 9 預(yù)放置 Database Setup Advisor 通過 Database Setup Advisor可以設(shè)置板的層疊方式、DC 網(wǎng)絡(luò)、芯片和接插件的仿真模型等。 第一步是定義板的層疊方式，如圖 10 所示。板的層疊中需設(shè)置各層的材料、厚度、傳輸線的線寬、絕緣材料的介電常數(shù)、差分傳輸線的間距，這些因素決定了各層傳輸線的阻抗。整個層疊的目的是各層的阻抗要連續(xù)，而阻抗的值需控制到 50－75 歐姆的范圍內(nèi)，最好是 50 歐姆。如果阻抗不連續(xù)，則需要進(jìn)一步修改。 圖 10 PCB 板的層疊方式 下一步定義 DC 網(wǎng)絡(luò)的電位，如圖 11 所示。
圖 11 定義 DC 網(wǎng)絡(luò)的電位 下一步定義分離器件和接插件，這些器件由系統(tǒng)創(chuàng)建仿真 model，如圖 12 所示。
圖 12 定義分離器件和接插件 接下來是與仿真關(guān)系最緊密的一步，即分配 SI 仿真模型（如圖 13），要指定 IC 的 IBIS model，上一步定義的電阻、電容、I/O等可以由系統(tǒng)創(chuàng)建其仿真模型。 圖 13 指定 SI model 如果芯片廠商提供的 IBIS model 不完整，則需利用 Cadence提供的 Model Integrity進(jìn)行修正， 如圖 14 所示。
圖 14 Model Integrity 進(jìn)行下一步的 SI 審計后結(jié)束 Database Setup Advisor過程。 Solution Space Analysis/Constraint-Driven Floorplanning/Constraint-Driven Routing 只有完成上述的過程后，我們才可能提取網(wǎng)絡(luò)的拓樸，爾后進(jìn)行仿真反射、串繞和定時等的仿真，圖 15 是我們利用 SigXplorer提取的 TMS320C6713 數(shù)據(jù)總線中一部分的拓樸。 圖 15 提取拓樸 布線拓樸的不同對信號完整性是有一定影響的。對于一組總線(地址，數(shù)據(jù)，命令)驅(qū)動多達(dá) 4、5 個設(shè)備(FLASH、SDRAM 等)的情況，在 PCB 布線時，是總線依次到達(dá)各設(shè)備，如先連到 SDRAM，再到 FLASH……還是總線呈星型分布，即從某處分離，分別連到各設(shè)備？布線拓?fù)鋵π盘柾暾缘挠绊?，主要反映在各個節(jié)點上信號到達(dá)時刻不一致，反射信號同樣到達(dá)某節(jié)點的時刻不一致，所以造成信號質(zhì)量惡化。一般來講，星型拓?fù)浣Y(jié)構(gòu)，可以通過控制同樣長的幾個分支，使信號傳輸和反射時延一致，達(dá)到比較好的信號質(zhì)量。在使用拓?fù)渲g，要考慮到信號拓?fù)涔?jié)點情況、實際工作原理和布線難度。不同的 Buffer，對于信號的反射影響也不一致，所以星型拓?fù)洳⒉荒芎芎媒鉀Q上述數(shù)據(jù)地址總線連接到 FLASH 和 SDRAM 的時延，進(jìn)而無法確保信號的質(zhì)量；另一方面，高速的信號一般在 DSP 和 SDRAM 之間通信，F(xiàn)LASH 加載時的速率并不高，所以在高速仿真時只要確保實際高速信號有效工作的節(jié)點處的波形，而無需關(guān)注 FLASH處波形；星型拓?fù)浔容^菊花鏈等拓?fù)鋪碇v，布線難度較大，尤其大量數(shù)據(jù)地址信號都采用星型拓?fù)鋾r。 圖 16 仿真的信號波形 我們可以在 SigXplorer 設(shè)置不同的拓樸結(jié)構(gòu)、不同的端接電阻值仿真出信號的波形質(zhì)量（減緩反射），可以設(shè)置不同的平行線長度和間距來仿真獲得串繞值并將串繞限制在一定的范圍內(nèi)，并由上述仿真結(jié)果獲得布線規(guī)則，如圖 17 所示，這些規(guī)則會自動用于指導(dǎo)布線。從圖 17 可以看出，規(guī)則的種類較多。 圖 17 設(shè)置電氣規(guī)則 我們發(fā)現(xiàn)，整個規(guī)則管理的層次結(jié)構(gòu)是跨平臺的，體現(xiàn)在原理圖設(shè)計到 PCB 布線、SI分析的整個過程中（如圖 18）。
圖 18 規(guī)則管理 Post-Route DRC/Post-Route Analysis 在布線結(jié)束后，我們可以利用 SI 依次點擊菜單 Analyze > SI/EMI Sim > Probe進(jìn)行后分析，如圖19，這時候的傳輸線模型是真正的有損傳輸線模型，包括過孔也被賦予其仿真模型，我們?nèi)匀豢梢赃M(jìn)行反射、串繞、定時等的分析看布線結(jié)果是否真的符合規(guī)則。
圖 19 后分析提取拓樸 5.Bug Cadence 的 Allegro SPB 是一套 Bug 叢生的軟件。另一套 Bug 叢生的軟件是著名的“瘟酒吧”――Windows 98，然而它們都是世界上最好的軟件。我們永遠(yuǎn)在做 1＋1 的數(shù)學(xué)題，哪里會有 Bug？但終究發(fā)現(xiàn)，也許最大的 Bug 便是沒有 Bug。 沒有 Bug 叢生軟件的民族是悲哀的。
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