IO的懸浮、上拉、下拉。
原理見(jiàn)圖，在IC設(shè)計(jì)中基本上不設(shè)計(jì)電阻，通常用MOS管代替。當(dāng)NMOS和PMOS都截止時(shí)，IO處于懸?。划?dāng)NMOS導(dǎo)通、PMOS截止，IO處于上拉；當(dāng)PMOS導(dǎo)通、NMOS截止，IO處于下拉。明白原理后就容易理解：懸浮就是高阻，讀空閑的懸浮IO，則狀態(tài)不確定；上、下拉的驅(qū)動(dòng)是有電流限制的，因?yàn)殡娏饕ㄟ^(guò)MOS管！
應(yīng)用：
1）懸?。阂x他的IO狀態(tài)，必須要先給IO加‘1’或‘0’電平，然后再讀。基于這種先后次序，所以通常懸浮IO用于bus總線，比如：帶R/W的并行數(shù)據(jù)或地址總線。它最大的好處是節(jié)能、降低驅(qū)動(dòng)的負(fù)荷、設(shè)備IO的并聯(lián)使用。當(dāng)然，不一定只用于bus，其它類似的也可以用，比如：uart的rx
2）上或下拉：作為輸入時(shí)，通常用于IO狀態(tài)測(cè)試。用于上拉時(shí)，通常狀態(tài)是‘0’有效，要求抗干擾和系統(tǒng)上電等的應(yīng)用，比如：低電平（下降沿）中斷；用于下拉時(shí)，通常狀態(tài)是‘1’有效，除非你的系統(tǒng)IO有特殊要求（比如：RTL8019AS的中斷是‘1’有效，平時(shí)處于‘0’狀態(tài)），通常不做這種設(shè)計(jì)應(yīng)用（抗干擾能力問(wèn)題）。作為輸出時(shí)，一般設(shè)置為上拉狀態(tài)，不管哪種IC，它的灌出電流在3~5mA，吸入電流在10~20mA。很少有下拉做輸出的IC，因?yàn)樽陨鞩O的功耗提高！